プログラム vdcheck.sf.net

Verilog ソースに共通の設計エラーがないかどうかをチェックするコンパイラに似たプログラム。このツールは、一般的な設計の落とし穴を認識していないVerilogプログラマや、大規模なプロジェクトを再確認したい上級のVerilogプログラマを始める手助けとなります。